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Detlef Götz
Simulation eines Addierwerkes mittels ternärer Logik in CMOS Technologie
ISBN: 978-3-8428-3520-7
Herstellung: Diplomica® Verlag GmbH, Hamburg, 2012
Zugl. Wilhelm-Büchner-Hochschule Darmstadt, Darmstadt, Deutschland, Diplomarbeit,
2011
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© Diplomica Verlag GmbH
http://www.diplomica.de, Hamburg 2012
//
Inhaltsverzeichnis
Abkürzungsverzeichnis ... IV
Tabellenverzeichnis ... V
Abbildungsverzeichnis ... VI
1 Einführung
...
1
2
Ternäres Zahlen- und Logiksystem ... 3
2.1
Das gewöhnlich ternäre Zahlensystem ... 3
2.2
Ternäres schwaches NICHT ... 4
2.3
Ternäres starkes NICHT ... 4
2.4 Ternäres UND... 5
2.5 Ternäres
ODER
...
6
2.6
Abgeleitete ternäre Logikgatter ... 7
2.6.1 Ternäres
NAND
...
7
2.6.2 Ternäres
NOR
...
8
3 Schaltungstechnische
Entwicklung der Logikgatter ... 8
3.1
Zuordnung von Spannungspegeln an die ternären Logikzustände ... 9
3.2
Grundlagen des ternären Schaltungskonzepts ... 9
3.3
Schaltungstechnische Umsetzung des ternären starken NICHT-
Gatters ... 13
3.4
Schaltungstechnische Umsetzung des ternären schwachen NICHT -
Gatters ... 15
3.5 Schaltungstechnische
Umsetzung des ternären UND-Gatters ... 16
3.5.1
Ansteuerlogik für den N-Kanal-Ausgangsstufentransistor T1 ... 17
3.5.2 Ansteuerlogik für den P-Kanal-Ausgangsstufentransistor T2 ... 18
3.5.3
Schaltung des ternären UND-Gatters ... 19
///
3.5.4
Schaltung des ternären UND-Gatters mit drei und mehr
Eingängen ... 21
3.6 Schaltungstechnische
Umsetzung
des ternären ODER-Gatters ... 23
3.6.1
Ansteuerlogik für den N-Kanal-Ausgangsstufentransistor T1 ... 23
3.6.2 Ansteuerlogik für den P-Kanal-Ausgangsstufentransistor T2 ... 24
3.6.3 Schaltung
des
ternären ODER-Gatters ... 26
3.6.4
Schaltung des ternären ODER-Gatters mit drei und mehr
Eingängen ... 27
3.7
Exkurs: Ternäres RS Flip-Flop... 29
4 Ternärer
Halbaddierer
...
31
4.1 Schaltungstechnische
Umsetzung der Funktion 1 ... 34
4.2 Schaltungstechnische
Umsetzung der Funktion 2 ... 36
4.3 Schaltungstechnische
Umsetzung der Funktion 3 ... 38
4.4 Schaltungstechnische
Umsetzung der Carry-Over-Funktion ... 39
4.5
Gesamtschaltung des ternären Halbaddierers ... 40
5 Schaltung
des
ternären Volladdierers ... 42
6 Mehrstelliges
ternäres Addierwerk ... 43
7 Performancevergleich binärer/ternärer Volladdierer ... 44
8 Ergebnisbewertung und Ausblick ... 45
Literaturverzeichnis ... 47
Anhang 1: Umrechnungstabelle dezimal/binär/ternär ... 48
Anhang 2: Ternärer Halbaddierer aus ternären Grundgattern ... 50
Anhang 3: Schaltungsstruktur eines Addierwerkes für zwei vierstellige ternäre
Zahlen ... 51
Anhang 4: Schaltung eines binären Standard CMOS Volladdierers ... 52
Anhang 5: Schaltung des ternären CMOS-Volladdierers ... 53
/s
Abkürzungsverzeichnis
Abb.
Abbildung
CO
Carry Over, Übertrag
CMOS
Complementary Metal Oxide Semiconductor
d.
h.
das
heißt
dez.
dezimal/e
Fa.
Firma
IEEE
Institute of Electrical and Electronics Engineers
Imp.
Impedanz,
Transistorwiderstandsersatz-Schaltung
max.
maximal
min.
minimale
mV
Millivolt
M
Megaohm
n.
d.
nicht
definiert
nm
Nanometer
pA
Pikoampere
Q
+
Folgezustand
von
Q
sog.
so
genannt
R
ges
Gesamtwiderstand
S
Summenausgang
stat.
statisch/statische
Tab.
Tabelle
Tx, Mx
Transistor x
u.d.
undefiniert/undefinierter
U
b
Betriebsspannung
V
Volt
A
Mikroampere
s
Tabellenverzeichnis
Tabelle 1: Ternäres schwaches NICHT
4
Tabelle 2: Ternäres starkes NICHT
4
Tabelle 3: Ternäres UND mit zwei Eingängen
5
Tabelle 4: Ternäres UND mit drei Eingängen
5
Tabelle 5: Ternäres ODER mit zwei Eingängen
6
Tabelle 6: Ternäres ODER mit drei Eingängen
6
Tabelle 7: Ternäres NAND mit zwei Eingängen
7
Tabelle 8: Ternäres NOR mit zwei Eingängen
8
Tabelle 9: Erzeugung der Ausgangspegel
13
Tabelle 10: Spannungspegel am ternären starken NICHT
14
Tabelle 11: Spannungspegel am ternären schwachen NICHT
16
Tabelle 12: Schaltzustände der Ausgangsstufentransistoren beim UND-
Gatter
16
Tabelle 13: Spannungspegel am ternären UND-Gatter mit
zwei Eingängen
20
Tabelle 14: Spannungspegel am ternären UND-Gatter
mit drei Eingängen
22
Tabelle 15: Schaltzustände der Ausgangsstufentransistoren beim
ODER-Gatter
23
Tabelle 16: Spannungspegel am ternären ODER-Gatter mit zwei
Eingängen
26
Tabelle 17: Spannungspegel am ternären ODER- Gatter mit drei
Eingängen
28
Tabelle 18: Funktionstabelle des ternären RS- Flip-Flops
30
Tabelle 19: Funktionstabelle des ternären Halbaddierers
31
Tabelle 20: Überarbeitete Funktionstabelle des ternären Halbaddierers
32
Tabelle 21: Vereinfachte Funktionstabelle des ternären Halbaddierers
32
Tabelle 22: Spannungspegel am Halbaddierer
41
Tabelle 23: Spannungspegel am Volladdierer
43
Tabelle 24: Performancevergleich
44
s/
Abbildungsverzeichnis
Abbildung 1: Ternäres NAND
7
Abbildung 2: Ternäres NOR
8
Abbildung 3: Grundprinzip der Ausgangsstufe
10
Abbildung 4: Ausgangsspannungsteiler
11
Abbildung 5: Transistorwiderstandsersatz-Schaltung
11
Abbildung 6: Logikgatter-Ausgangsstufe mit Transistor-
widerstandsersatz-Schaltung
12
Abbildung 7: Ternäres starkes Nicht-Gatter
13
Abbildung 8: Ternäres schwaches Nicht-Gatter
15
Abbildung 9: Ansteuerlogik für den N-Kanal-Transistor T1
18
Abbildung 10: Ansteuerlogik für den P-Kanal-Transistor T2
19
Abbildung 11: Schaltung des ternären UND-Gatters mit
zwei Eingängen
20
Abbildung 12: Schaltung des ternären UND-Gatters mit
drei Eingängen
21
Abbildung 13: Ansteuerlogik für den N-Kanal-Transistor T1
24
Abbildung 14: Ansteuerlogik für den P-Kanal-Transistor T2
25
Abbildung 15: Schaltung des ternären ODER-Gatters mit
zwei Eingängen
26
Abbildung 16: Schaltung des ternären ODER-Gatters mit
drei Eingängen
27
Abbildung 17: Ternäres Flip-Flop mit NOR-Gattern
29
Abbildung 18: Schaltung des ternären RS-Flip-Flops
31
Abbildung 19: Blockschaltbild des ternären Halbaddierers
33
Abbildung 20: Blockschaltbild Funktion 1
34
Abbildung 21: Schaltung zur Detektion von logischen Nullen
35
Abbildung 22: Gesamtschaltung der Funktion 1
36
Abbildung 23: Schaltung der Funktion 2
37
Abbildung 24: Schaltung der Funktion 3
39
Abbildung 25: Schaltung der Carry-Over-Funktion
40
Abbildung 26: Gesamtschaltung des ternären Halbaddierers
41
s//
Abbildung 27: Blockschaltbild des ternären Volladdierers
42
Abbildung 28: Gesamtschaltung des ternären Volladdierers
42
Abbildung 29: Mehrstelliger ternärer Addierer
43
1 Einführung
Rechnersysteme aller Kategorien arbeiten derzeit auf der Grundlage der
binären Schaltungstechnik.
Im Jahr 1958 wurde in der Sowjetunion ein Computersystem entwickelt,
welches auf dem Prinzip einer balancierten ternären Logik basiert. Das Team
unter dem sowjetischen Ingenieur Nikolai Brussenzow konstruierte ein ternäres
Computersystem, welches unter dem Namen Setun-Computer im
Forschungsbereich zum Einsatz kam.
Das Konzept von ternären Rechnern wurde in der Sowjetunion noch bis 1970
weiterverfolgt und dann schließlich aufgegeben.
In den USA und Kanada entwickelte man ebenfalls zeitgleich ternäre
Bauelemente. Aufgrund der seinerzeit schon weit fortgeschrittenen binären
Schaltungstechnologie wurden auch hier entsprechende Forschungsarbeiten
eingestellt.
Im Rahmen dieser Diplomarbeit wurde das ternäre Schaltungskonzept unter
Verwendung der aktuell zur Verfügung stehenden Technologien und Standards
aufgegriffen und exemplarisch ein Addierwerk für das gewöhnliche ternäre
Zahlensystem (d. h. nicht balanciertes ternäres Zahlensystem) als Teil eines
komplexen Rechnersystems realisiert und mittels des Softwaretools LTspice
(Fa. Linear Technology) simuliert, welches sich als integrierte CMOS-
Schaltung umsetzen ließe. Ziel dieser Diplomarbeit war die grundsätzliche
Realisierbarkeit eines komplexen ternären Logikbausteines unter Verwendung
des derzeitigen schaltungstechnischen Standards von CMOS-
Feldeffekttransistoren (180 nm) bei einer Betriebsspannung von 1,8 Volt.
Zu Beginn der Diplomarbeit werden die ternären Grundgatter, UND, ODER,
NICHT, vorgestellt und schaltungstechnisch umgesetzt. Anschließend wird
unter der Maßgabe von Schaltungsoptimierungsmaßnahmen ein ternärer
Halbaddierer entwickelt. Äquivalent zur binären Schaltungstechnik wurde dann
aus zwei Halbaddierern und einem ternären ODER-Gatter ein einstelliger
Volladdierer aufgebaut, welcher die Grundlage für ein mehrstelliges ternäres
Addierwerk war. Als Ergebnis wurde ein vierstelliger ternärer Addierer mit
seriellem Übertrag realisiert.
Die Begrenzung auf ein vierstelliges Addierwerk liegt in der Leistungsfähigkeit
der verwendeten Simulationssoftware begründet. Technisch und auch in der
Simulation (mit allerdings nicht mehr vertretbarer Rechenzeit) ließen sich
theoretisch nach diesem Konzept ternäre Addierwerke mit beliebiger
Stellenzahl realisieren, was aber in Zusammenhang mit dieser Diplomarbeit zu
keinem neuen Erkenntnisgewinn geführt hätte.
Den Abschluss dieser Diplomarbeit bilden ein Performancevergleich zwischen
binären und ternären Addierwerken hinsichtlich der benötigten Chipfläche
(Anzahl der Transistoren), Schaltgeschwindigkeit und Verlustleistung sowie
eine kritische Betrachtung bezüglich der Vor- und Nachteile im Vergleich von
binärer und ternärer Schaltungstechnik.
Da die in dieser Diplomarbeit vorgestellten Schaltungen einen zunehmenden
Grad an Komplexität erreichen, sind die entsprechenden Abbildungen nicht in
jeden Fall dazu geeignet, einen tieferen Einblick in die jeweilige Schaltung zum
vermitteln, und dienen hier dem grundlegenden Überblick zum
Schaltungsentwurf. Zur Schaltungsverifizierung sei daher auf die beigefügte
DVD mit den jeweiligen LTspice-Dateien verwiesen.
2
Ternäres Zahlen- und Logiksystem
Nachfolgend wird das gewöhnliche ternäre Zahlensystem kurz erörtert und die
logischen Funktionen der ternären Grundgatter UND, ODER, schwaches- und
starkes NICHT sowie der abgeleiteten Gatter NAND und NOR werden
dargestellt, welche die Grundlage für die Konstruktion eines ternären Halb- und
Volladdierers sind.
Zum Abschluss dieses Kapitels werden für die Schaltungsumsetzung den
ternären Logikzuständen die entsprechenden Spannungspegel mit
Toleranzvereinbarungen zugewiesen.
2.1
Das gewöhnliche ternäre Zahlensystem
Ein ternäres Zahlensystem lässt sich grundsätzlich in zwei Variationen
realisieren. Zum einen in Form eines balancierten ternären Zahlensystems und
zum anderen in Form des gewöhnlichen ternären Zahlensystems.
Letzteres ist für diese Diplomarbeit relevant und soll an dieser Stelle noch
einmal kurz vorgestellt werden.
Das gewöhnliche ternäre Zahlensystem lässt sich durch eine Kombination der
drei Ziffern 0, 1 und 2 darstellen und mathematisch nach der Formel (für
ganzstellige Ternärzahlen)
0
3
m
i
i
i
Z
z
=
=
¦
;
{
}
0;1;2
i
z
mathematisch erfassen.
Im Gegensatz zum binären Zahlensystem liegt hier die Wertigkeit der einzelnen
Stellen bei 3
i
(binäres Zahlensystem 2
i
). Eine ternäre Ziffer wird häufig analog
zum Bit im binären System auch als sog. Trit bezeichnet (Wikipedia,
Tenärsystem, http://de.wikipedia.org/wiki/Ternärsystem, 02.11.2010).
2.2 Ternäres
schwaches
NICHT
Das ternäre schwache NICHT hat einen Eingang und erzeugt am Ausgang den
entsprechenden invertierten Logikzustand, wobei am Ausgang nur der Zustand
Null oder Zwei auftreten kann. Aus einer logischen Eins am Eingang folgt dann
eine logische Zwei am Ausgang.
Ternäres schwaches
NICHT
E
A
0
2
1
2
2
0
2.3
Ternäres starkes NICHT
Im Gegensatz zum ternären schwachen NICHT können beim ternären starken
NICHT all drei ternären logischen Zustände am Ausgang auftreten, wobei dann
eine logische Eins am Eingang unverändert als Eins wieder am Ausgang auftritt
und die weiteren Logikzustände am Eingang wie beim schwachen NICHT
entsprechend invertiert werden.
Ternäres starkes NICHT
E
A
0
2
1
1
2
0
Tab. 1: ternäres schwaches NICHT
Tab. 2: Ternäres starkes NICHT
2.4
Ternäres UND
Wie beim binären UND-Gatter liegt auch beim ternären UND-Gatter am
Ausgang immer der logische Zustand an, welcher an einem der Eingänge als
logisch niedrigster Zustand anliegt. Ternäre UND-Gatter lassen sich theoretisch
mit einer beliebigen Anzahl von Eingängen definieren.
Um ein ternäres UND-Gatter als Torschaltung zu betreiben, ist es notwendig,
eine logische Zwei an einem Eingang zu beschalten, um das Tor in den
geöffneten Zustand zu versetzen, und eine logische Null, um das Tor zu
sperren.
T
a
b
.
4
:
Ternäres UND mit drei Eingängen
E1
E2
E3
A
0
0
0
0
0
0
1
0
0
0
2
0
0
1
0
0
0
1
1
0
0
1
2
0
0
2
0
0
0
2
1
0
0
2
2
0
1
0
0
0
1
0
1
0
1
0
2
0
1
1
0
0
1
1
1
1
1
1
2
1
1
2
0
0
1
2
1
1
1
2
2
1
2
0
0
0
2
0
1
0
2
0
2
0
2
1
0
0
2
1
1
1
2
1
2
1
2
2
0
0
2
2
1
1
2
2
2
2
Ternäres UND
E1
E2
A
0
0
0
0
1
0
0
2
0
1
0
0
1
1
1
1
2
1
2
0
0
2
1
1
2
2
2
Tab. 3: Ternäres UND mit zwei Eingängen
Tab. 4: Ternäres UND mit drei Eingängen
2.5 Ternäres
ODER
Beim ternären ODER-Gatter liegt am Ausgang der logische Zustand an,
welcher wie in der binären Logik, als logisch höchster Zustand an einem der
Eingänge anliegt. Auch ternäre ODER-Gatter lassen sich theoretisch mit einer
beliebigen Anzahl von Eingängen definieren.
Ternäres ODER mit drei Eingängen
E1
E2
E3
A
0
0
0
0
0
0
1
1
0
0
2
2
0
1
0
1
0
1
1
1
0
1
2
2
0
2
0
2
0
2
1
2
0
2
2
2
1
0
0
1
1
0
1
1
1
0
2
2
1
1
0
1
1
1
1
1
1
1
2
2
1
2
0
2
1
2
1
2
1
2
2
2
2
0
0
2
2
0
1
2
2
0
2
2
2
1
0
2
2
1
1
2
2
1
2
2
2
2
0
2
2
2
1
2
2
2
2
2
Ternäres ODER
E1
E2
A
0
0
0
0
1
1
0
2
2
1
0
1
1
1
1
1
2
2
2
0
2
2
1
2
2
2
2
Tab. 5:
Ternäres ODER mit zwei Eingängen
Tab. 6:
Ternäres ODER mit drei Eingängen
Ende der Leseprobe aus 62 Seiten
- nach oben
Details
- Arbeit zitieren
- , 2011, Simulation eines Addierwerkes mittels ternärer Logik in CMOS Technologie, Hamburg, Bedey Media GmbH, https://www.diplom.de/document/229268
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