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Roland Zavaczki
Entwicklung der Steuereinheit eines einphasigen Frequenzumrichters
ISBN: 978-3-8366-0816-9
Druck Diplomica® Verlag GmbH, Hamburg, 2008
Zugl. Fachhochschule Heilbronn, Heilbronn, Deutschland, Diplomarbeit, 2005
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© Diplomica Verlag GmbH
http://www.diplomica.de, Hamburg 2008
Printed in Germany
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Elektronik und Informationstechnik
R. Zavaczki
Diplomarbeit
Seite 2
Vorwort
Die vorliegende Arbeit wurde in der Zeit vom 27. 10. 2004 bis 07. 03. 2005
im Fachbereich Elektronik und Informationstechnik der Fachhochschule
Heilbronn angefertigt.
An dieser Stelle möchte ich Herrn Prof. Dr. W. Auth für die Einwilligung
zur Bearbeitung dieses Themas sowie für seine finanzielle Zusage zum Kauf
notwendiger Software danken.
Außerdem gilt mein Dank Herrn MSc. Dipl.-Ing. (FH) R. Wystup dafür,
daß er mir das Thema dieser Arbeit, die seine Dissertation unterstützt, zur
Verfügung gestellt und zur weitgehend selbständigen Bearbeitung
überlassen hat und Herrn Prof. Dr. H. Clauss für den zur Verfügung
gestellten Rechnerraum.
Heilbronn, 07.03.2005
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Seite 3
Zusammenfassung
Ziel dieser Arbeit war es, eine Steuereinheit zur Ansteuerung und Überwachung der
Leistungsschalter eines einphasigen Frequenzumrichters zu entwickeln.
Erst wurde die synchrone serielle Kommunikation zwischen CPU und CPLD verifiziert. Es
hat sich herausgestellt, daß eine schnelle Synchronisation nur über die Verwendung des
CLK-Pins am CPLD möglich ist. Dann können Informationen mit akzeptabler
Geschwindigkeit zwischen CPU und CPLD ausgetauscht werden.
Im CPLD wurden zwei Vollbrückenansteuerungen untergebracht, wobei die eine nur als
Halbbrückenansteuerung verwendet wird. Somit kann ein B6 Ventilbrückenmodul komplett
angesteuert werden.
Die Form des Steuersignals kann in einer Stufung von einem Grad variiert werden. Zwischen
Halb- und Vollbrücke kann eine Phasenverschiebung von 0 bis 180°, ebenfalls in einer
Stufung von einem Grad, eingestellt werden. Außerdem ist ein Parameter vorhanden, über
welchen Gleichspannungsanteile der Last kompensiert werden können.
Die Einstellung der Frequenz übernimmt ein DDS-IC mit theoretisch
27
2 Frequenzstufen. Die
CPU kann ihm diese Genauigkeit nicht übermitteln. Daher kann die Frequenz bei manueller
Eingabe nur in 0.625Hz Stufen im Bereich von 0.625Hz bis 10.24kHz eingegeben werden.
Die Frequenz kann auch über einen externen Frequenzgenerator mit derselben Genauigkeit
von 112.5Hz bis 10.24kHz eingespeist werden.
Alle Parameter sowie die Frequenz können auf einem LCD-Display angezeigt werden.
Abb. 1: Periodisch fortzusetzendes Ausgangssignal der Voll- (blau) und
Halbbrücke (grün) mit einstellbaren Parametern
In einer Fortführung des Projektes muß untersucht werden, welche Auswirkung
Parameteränderungen auf die Wirkleistung in der Last haben. Dann kann man ein
Regelsystem aufbauen, das die maximal mögliche Wirkleistung in der Last hervorruft. Die
Wirkleistung ist also die Regelgröße. Nun muß man noch diese Regelgröße erfassen und
einem Regler zuführen, der die optimalen Stellgrößen (a,b,c) berechnet und diese der CPU
übermittelt. Die CPU wurde bereits so ausgelegt, daß die Stellgrößen über eine zweite
Schnittstelle empfangen werden können. Das Stellglied ist also bereits vorhanden.
Weiterhin könnte man den CPLD durch einen FPGA ersetzen und die Funktion der CPU und
des DDS-ICs auch in ihm implementieren. Eine Implementation des DDS ist bereits in dieser
Arbeit beschrieben worden.
c
t = 0
b
-U
u
t*Volt
t*s
Û
2*a
T
Trigger-
zeitpunkt
a
2*T
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Seite 4
Inhaltsverzeichnis
1.
Einleitung...6
2.
Konzeption...8
3.
Pflichtenheft ...9
3.1.
Externes Pflichtenheft ... 9
3.1.1
Aufgabenstellung ... 9
3.1.2
Pulsmuster am Ausgang des Frequenzumrichters... 9
3.1.3
Realisierung ... 10
3.1.4
Betriebsarten... 11
3.1.5
Umschaltung zwischen den Betriebsarten ... 11
3.1.6
Pulsmustertabelle... 11
3.2.
Internes Pflichtenheft ... 12
3.2.1
Voraussetzungen ... 12
3.2.2
Hardware ... 13
3.2.3
Software... 16
4.
Der Frequenzumrichter...23
4.1.
Prinzip des Frequenzumrichters... 23
4.2.
Beschreibung des verwendeten Umrichtertyps ... 23
4.2.1
Der Gleichrichter ... 24
4.2.2
Der Zwischenkreis... 24
4.2.3
Der Wechselrichter... 24
4.2.4
Die Steuerung ... 25
5.
Beschreibung der Ansteuerung als Lösung der
Aufgabenstellung ...26
5.1.
CPU-Baugruppe... 26
5.1.1
Überblick über den verwendeten Controller ... 26
5.1.2
Programmierumgebung ... 26
5.1.3
Entwicklungsumgebung für AVR-Prozessoren... 27
5.1.4
JTAG-Interface... 27
5.1.5
Programmbeschreibung... 29
5.1.6
Speicherplätze der globalen Variablen... 32
5.1.7
Pseudocode ... 33
5.2.
Externe Frequenzmessung ... 41
5.2.1
Berechnungen zur Meßgenauigkeit der CPU... 42
5.2.2
Reduktion der Genauigkeit durch die CPU ... 45
5.2.3
Berechnung der Meßgenauigkeit der schnellen Meßmethode ... 46
5.2.4
Zusammenfassung der Möglichkeiten, die Frequenz eines externen
Triggersignals auszumessen... 47
5.3.
CPLD-Baugruppe... 48
5.3.1
Vorteile beim Einsatz von Hardwarebeschreibungssprachen ... 48
5.3.2
Auswahl des Entwicklungssystems... 49
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Seite 5
5.3.3
Der Entwicklungsprozeß von Lattice ispLEVER für CPLDs ... 50
5.3.4
Beschreibung des verwendeten CPLDs... 51
5.3.5
Der Block ,,Shifter"... 52
5.3.6
Der Block ,,Bitmuster" ... 53
5.3.7
Der Block ,,Shutter"... 60
5.3.8
Auswirkung von Parameteränderungen während des Betriebs ... 60
5.3.9
Überlegungen zur Taktung des CPLDs... 62
5.3.10 Überlegungen zur Signalkontinuität: ... 63
5.3.11 Verifikation der Funktion des CPLDs mit ispLEVER ... 64
5.3.12 Fitting ... 68
5.3.13 Timing Analyse des CPLDs... 70
5.4.
Direkte Digitale Frequenzsynthese ... 71
5.4.1
Der programmierbare Funktionsgenerator ... 71
5.4.2
Funktion einer einfachen direkten digitalen Synthese (DDS) ... 72
5.5.
Der Leistungstransistorentreiber ... 76
5.5.1
Beschreibung des Blockdiagramms des IR2130... 76
5.5.2
Übersicht der Bootstrap-Schaltung ... 78
5.6.
Verifikation der Ausgangssignale ... 79
5.6.1
Verifikation der zwei Frequenzmeßmethoden und der Triggerung... 82
5.6.2
Schwebung ... 83
6.
Literaturverzeichnis ...84
7.
Anhang...86
7.1.
Preprozessorkonfiguration in CVAVR ... 86
7.2.
Konfiguration der seriellen Schnittstelle und HyperTerminal... 87
7.3.
Kurzübersicht über die VHDL-Sprache ... 88
7.3.1
VHDL Syntax... 88
7.3.2
VHDL-Beschreibung eines NAND-Gatters... 89
7.4.
Methoden zur Optimierung von VHDL-Code... 90
7.5.
Kurzanleitung zur Verwendung von ispLEVER für CPLDs... 91
7.6.
Checkliste-µC-Entwicklung ... 97
7.7.
Checkliste CPLD-Entwicklung... 98
7.8.
Checkliste Gesamtsystem-Entwicklung ... 99
7.9.
Schaltplan ... 100
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1. Einleitung
Im Rahmen dieser Diplomarbeit soll eine Steuereinheit, basierend auf einem Mikrocontroller
und einem programmierbaren Logikbaustein, zur Ansteuerung und Überwachung der
Leistungsschalter eines einphasigen Frequenzumrichters entwickelt werden.
Ein Frequenzumrichter dient zur Frequenzumformung von Wechselspannungen. Er enthält
Ventile, die in genau definierter Abfolge geschaltet werden müssen. Die Signale für diese
Ventile sind in ihrer Form vordefiniert und enthalten variable Parameter.
Heutzutage werden diese Ventile üblicherweise als ein B6 Ventilbrückenmodul mit je 6
Leistungstransistoren hergestellt. Es werden grundsätzlich zwei Arten von
Frequenzumrichtern durch die Art der Ansteuerung unterschieden: Die Vollbrücke, bestehend
aus vier Transistoren, und die Halbbrücke, bestehend aus zwei Transistoren. Betreibt man
also eine Vollbrücke mit diesem Modul, so sind die zwei zusätzlichen Leistungstransistoren
überflüssig. Bei der Dissertation von Herrn MSc. Dipl.-Ing. (FH) R. Wystup geht es nun unter
anderem darum, diese übrigen Ventile sinnvoll auszunutzen.
Es wird davon ausgegangen, daß die Last ohmsch-induktiv ist. Zwischen dem
Frequenzumrichter und der Last sei ein Anpaßtrafo angeschlossen, wie in folgendem
vereinfachten Ersatzschaltbild angegeben (C_comp sei zunächst Null):
Abb. 1.1: Beschaltung des Frequenzumrichters
Da eine induktive Last vorhanden ist, wird folglich nur ein Teil der hineingesteckten Leistung
in wirksame Energie umgewandelt. Die Wirkung wäre größer, wenn man den induktiven
Anteil durch einen Kapazitiven kompensieren könnte:
Abb. 1.2: Zeigerdiagramm
In der Praxis werden dafür seither große Kapazitäten eingesetzt (siehe C_comp in Abb. 1.1).
Die neue Idee ist jedoch, die zwei übrigen Ventile als Halbbrücke auszunutzen und die
Signale dieser Halbbrücke so anzusteuern, daß ein Kondensator bezüglich seinem Strom- und
U
L
U
C
U
Ges
U
b
Wirkspannung
Blindspannung
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Spannungsverhalten nachgebildet wird. Diese Halbbrücke soll dann in Reihe zur Vollbrücke
geschaltet werden.
Primär ging es in dieser Arbeit erst einmal darum, eine Ansteuerung zu entwickeln, die die
Steuersignale mit jeder zulässigen Möglichkeit variieren kann, einen Überstrom erkennt und
dann schnellstmöglich abschaltet. Die Steuersignale werden vorerst manuell eingegeben. Die
Benutzerseitige Ein- und Ausgabe übernimmt der Mikrocontroller, die Generierung der
Signale für die Ventile ein CPLD. Der CPLD gewährleistet auch die Abschaltung im Fall
eines Überstroms innerhalb einer vorhersagbaren Zeit.
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2. Konzeption
Die Hardware wurde modulweise zusammengebaut. Der Aufbau wurde in einzelne
Funktionseinheiten getrennt: Netzteil, Bedienpanel, CPU-Teil, CPLD-Teil, Schmitt-Trigger-
Stufe und Leistungsteil mit Kondensatoren. Der Leistungsteil wurde zur Verfügung gestellt.
Er enthält einen Schaltkreis, welcher die Transistoren mit dem vorgeschriebenen
Spannungspegel ansteuert. Sie können mit bis zu 600V DS Spannung betrieben werden.
Abb. 2.1: Hardwarekonzeption
In diesem Entwurf wurde die Signalgenerierung für die Ansteuerung der Leistungsschalter in
dem CPLD implementiert. Alternativ kann man die Signale in einer CPU erzeugen. Eine CPU
kann aber nur einen Interrupt annehmen, also nicht gleichzeitig auf eine Benutzereingabe und
eine Überstrommeldung reagieren. Daher wurde der Teil der Steuersignalgenerierung für die
Transistoren und die Abschaltung im Fall eines Überstroms im CPLD belassen. Die CPU
übernimmt nur die Parametererfassung und deren Aufarbeitung. Es stehen zwei verschiedene
Quellen für die Parametererfassung über die serielle Schnittstelle zur Verfügung:
1. über ein Terminal, z.B. HyperTerminal als PC Software
2. von einem übergeordneten Regler, welcher einen Datensatz an den Prozessor sendet
Die Frequenz kann auch durch Ausmessung eines externen Triggersignals eines anderen
Frequenzumrichters eingestellt werden. Die Parameter werden dann konvertiert und an den
CPLD bzw. den Baustein zur direkten digitalen Synthese (DDS) weitergereicht. Der
DDS-Baustein dient zur Erzeugung einer variierbaren Taktfrequenz.
Für die Abschaltung im Fehlerfall wurde auf jeder Funktionseinheit gesorgt: das Leistungsteil
erzeugt im Überstromfall ein Fehlersignal, welches eine aufeinanderfolgende Abschaltung der
steuernden Baugruppen und nicht zuletzt der Leistungstransistoren bewirkt. Normalerweise
schaltet schon der Schaltkreis auf dem Leistungsteil ab. Der CPLD empfängt aber auch das
Fehlersignal vom Leistungsteil im Überstromfall und schaltet dann innerhalb von 10ns seine
Ausgänge ab. Er schaltet auch ab, wenn er seitens der CPU ungültige Werte übermittelt
bekommt. Wenn der CPLD abschaltet, sendet er ein Fehlersignal zur CPU. Die CPU schaltet
dann seinerseits den CPLD und damit auch den Leistungsteil aus. Dieser Zustand bleibt
solange erhalten, bis der Anwender die Warnmeldung am Display bzw. am Terminal quittiert
hat.
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3. Pflichtenheft
3.1. Externes Pflichtenheft
3.1.1 Aufgabenstellung
Eine Steuereinheit, basierend auf einem Mikrocontroller und einem programmierbaren
Logikbaustein, soll einen einphasigen Frequenzumrichter ansteuern und überwachen.
Das Ziel ist, ein vorgegebenes Pulsmuster erzeugen zu können.
Die Erzeugung der ausgangsseitigen Wechselspannung des Frequenzumrichters soll sowohl
über eine Vollbrücke, als auch über eine Halbbrücke unter Verwendung eines ,,geteilten
Zwischenkreiskondensators", erfolgen. Eine Stromüberwachung der Ventilströme soll zur
frühzeitigen Abschaltung der Ventile im Fehlerfall dienen, um eine Beschädigung der Ventile
durch einen zu hohen Strom zu vermeiden. Die Frequenz der Ausgangsspannung soll variabel
sein. Die Steuereinheit soll von einem PC aus bedient werden können. Ein LCD-Display soll
aktuelle Betriebsinformationen anzeigen.
3.1.2 Pulsmuster am Ausgang des Frequenzumrichters
Folgender periodischer Signalverlauf der Spannung U
A
wird am Ausgang des
Frequenzumrichters erwartet:
Abb. 3.1: Pulsmuster am Ausgang des Frequenzumrichters mit den dazugehörigen Parametern
Für die in Abb. 3.1 dargestellte, periodisch fortzusetzende, Rechteckfunktion gilt:
Grundfrequenz:
T
=
2
0
; PW = Pulsweite.
PW+c
PW-c
c
t = 0
b
-U
u
t*Volt
t*s
Û
a
2*a
a
T
Trigger-
zeitpunkt
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Aus den Zeiten a, b, c lassen sich bezogen auf die Periodendauer T entsprechende
Winkelangaben , , ableiten.
Grad
Grad
T
a
=
360
sec
sec
; für , analog.
Die Zeit, in der zwei parallele Ventile (z.B. S1 und S3 in Abb. 3.2) der Vollbrücke
durchgeschaltet werden, ist mit a bezeichnet. Durch diese Durchschaltung wird der Stromfluß
in der Zeit zwischen zwei Pulsen aufrechterhalten. Bei der Halbbrücke gibt es keine parallelen
Ventile und daher ist bei ihr a = 0. Der Parameter b gibt die Phasenverschiebung der
Ausgangsspannung zu einem Triggersignal an. Durch c kann der arithmetische Mittelwert der
Spannung geändert werden.
3.1.3 Realisierung
Die Signalerzeugung soll durch folgenden Schaltungsaufbau erreicht werden:
Für die Realisierung wurde ein Mikrocontroller der Firma Atmel (AVR ATmega16) und ein
CPLD-Baustein der Firma Lattice eingesetzt. Die Betriebsdaten wie Frequenz und
Winkelangaben des Ausgangssignals werden über einen PC eingegeben, im Controller
ausgewertet, auf einem LCD-Display angezeigt und an den CPLD weitergeleitet. Der CPLD
Abb. 3.2: Ansteuerung des
Frequenzumrichters
mit µC und CPLD
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erzeugt die notwendigen Bitmuster zur Ansteuerung der Ventile im Frequenzumrichter und
überwacht dessen Ventilströme. Bei Überschreiten eines Schwellwerts muß unverzüglich
abgeschaltet werden. Der CPLD wird verwendet, um hohe Schaltfrequenzen im Fall eines
Überstroms zu erreichen. Eine Abschaltung des CPLDs wird sowohl dem µC als auch dem
Anwender über den PC und über ein LCD-Display mitgeteilt. Der CPLD als auch der µC
sollen per JTAG-Schnittstelle programmiert bzw. der µC über diese Schnittstelle auch
gedebuggt werden können.
3.1.4 Betriebsarten
Für die Ansteuerung des Frequenzumrichters sind drei Betriebsarten vorzusehen:
Betriebsart I : Vollbrückenansteuerung, Teil A der Schaltung nach Abb.3.2
Betriebsart II : Halbbrückenansteuerung, Teil B der Schaltung nach Abb.3.2
Betriebsart III: Abschaltung im Fehlerfall
3.1.5 Umschaltung zwischen den Betriebsarten
Es gibt keine direkte Umschaltung zwischen den Betriebsarten; der Unterschied zwischen
Vollbrücken- und Halbbrückenansteuerung ist: = 0 bei der Halbbrücke bzw. > 0 bei der
Vollbrücke. Die Halbbrücke wird über zwei, die Vollbrücke über vier Signalleitungen
angesteuert gemäß Abb. 3.2. Die Abschaltung im Fehlerfall wird durch den Stromsensor
ausgelöst.
3.1.6 Pulsmustertabelle
Die Leistungsschalter aus Abb. 3.2 müssen folgendermaßen angesteuert werden, um das
Pulsmuster der Abb. 3.1 am Ausgang des Frequenzumrichters zu erhalten (1 = ein, 0 = aus):
Tabelle 3.1: Pulsmustertabelle
Treiberausgang
Ausgangsspannung
Vollbrücke Halbbrücke
S1 S2 S3 S4 S5 S6
Null () 1 0 1 0 - -
U
A
positiv 1 1 0 0 0 1
U
A
negativ 0 0 1 1 1 0
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3.2. Internes Pflichtenheft
3.2.1 Voraussetzungen
Für den Betrieb müssen ein paar Dinge beachtet werden:
· Das LCD-Display muß immer angeschlossen sein.
· Die Versorgungsspannung an der µC-Platine muß 12V betragen.
· Die CPU muß über die serielle Schnittstelle kommunizieren können; entweder mit
einem Terminalprogramm oder mit einem übergeordneten Regler. Setzt man einen
Regler ein, so kann durch kurzzeitigen Druck (ca. 5s) der Taste auf der CPU-Platine
unmittelbar nach Einschalten des Hauptschalters die interne Kommunikation für den
Betrieb an einem Regler umgestellt werden. Näheres ist der Programmbeschreibung
der CPU zu entnehmen.
· Nach dem Einschalten des Hauptschalters muß die minimal eingegebene Frequenz ca.
15Hz betragen, damit die Fehlerlogik des Leistungstransistorentreibers nicht
abschaltet. Wählt man nach dem Einschalten die Messung der Frequenz eines externen
Triggersignals, so verstreicht eine kurze Zeit, bis ein Meßwert vorliegt. Damit die
Fehlerlogik des Leistungstransistorentreibers während dieser Zeit nicht abschaltet,
wurde eine Frequenz von 15Hz für dieses einmalige Zeitintervall voreingestellt.
· Am Ausgang des Umrichters muß an der roten (+) und schwarzen (-) Klemme eine
Spannung von max. 50V angeschlossen sein.
· Triggerfunktion:
Der rechteckige Signalverlauf wird ohne Anliegen eines Triggersignals ausgegeben.
Wenn aber ein Triggersignal angeschlossen wird, so wird das Ausgangssignal um die
Zeit b (siehe Abb. 3.1) versetzt nach der positiven Taktflanke des Triggersignals neu
gestartet. Während der Zeit b bleibt das periodische Ausgangssignal weiterhin
bestehen. Ein neues Triggersignal während der Zeit b bleibt unbeachtet. Die einzelnen
Grade von werden nur an der positiven Taktflanke des CPLD-Haupttaktes abgezählt.
Die maximale Verzögerungszeit zwischen anliegendem Triggersignal und interner
Triggererkennung ist die halbe Periodendauer des CPLD-Haupttaktes. Diese
Verzögerung wird bei sehr kleinen Frequenzen deutlich. Außerdem befindet sich im
CPLD ein Flipflop, welches genau einen Takt Verzögerung zwischen Triggereingang
und Reaktion der Signalausgabe auf den Trigger bewirkt.
· Meßbare Frequenzen
Zu kleine Frequenzen führen bei einer Ausmessung zum Überlauf von Zählern und
Variablen. Folgende minimal zulässigen Frequenzen wurden nach Erprobung
festgelegt:
· schnelle Meßmethode: 78Hz
· genaue Meßmethode: 112,5Hz
Bei Unterschreiten dieser Werte erhält man eine Warnmeldung über die serielle
Schnittstelle. Die höchste erzeugbare Frequenz am Ausgang des Umrichters ist
10,24kHz. Bei Überschreiten dieses Wertes erhält man ebenfalls eine Warnmeldung.
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3.2.2 Hardware
3.2.2.1 CPU-Teil
Auf dem CPU-Teil sind zwei CPUs vorzufinden. Ein Debug- und ein Zielprozessor. Näheres
zur Funktion findet man in der Lösung (Kapitel 5.1). Die Portverschaltungen sind dem
Schaltplan zu entnehmen.
3.2.2.2 Portübersicht des Zielprozessors
Der Controller ist in einem 40-poligen PDIP-Gehäuse untergebracht. Folgende Grafik zeigt
die Zuordnung der Pins:
An die I/O-Pins sind folgende Ports bzw. Signale angeschlossen:
Tabelle 3.2: Pins und Ports
Pin Signal
Richtung
Pin
Signal Richtung
PA0
LCD-RS
PC0
CPLD-Data
Ein / Aus
PA1 LCD-RD
PC1
DDS-SDATA
Aus
PA2 LCD-EN
PC2
JTAG-TCK
Ein
PA3 CPLD-RST
Aus PC3
JTAG-TMS
Ein
PA4 LCD-DB4
PC4
JTAG-TDO
Aus
PA5 LCD-DB5
PC5
JTAG-TDI
Ein
PA6 LCD-DB6
PC6
DDS-SCLK
Aus
PA7 LCD-DB7
PC7
DDS-FSYNC
Aus
PB0 2nd
Mode
Ein PD0
USART-RXD
Ein
PB1 N.C.
PD1
USART-TXD
Aus
PB2 N.C.
PD2
ERRORDET
Ein
PB3 N.C.
PD3
CPLD-copy
Aus
PB4 N.C.
PD4
CPLD-Load
Aus
PB5 N.C.
PD5
CPLD-Read
Aus
PB6 N.C.
PD6
Trig
Ein
PB7 N.C.
PD7
CPLD-CLK_S
Aus
(N.C. = not connected)
Abb. 3.3: AVR-Pins; Quelle:
[1]
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3.2.2.3 Übersicht der Pin-Zuordnungen am CPLD
Tabelle 3.3: Signal zu Pin-Zuordnungen
Abb. 3.4: Pin-Zuordnungen am CPLD
Diese Einstellungen wurden manuell im ispLEVER Constraint Editor (siehe auch
Kurzanleitung zu ispLEVER) vorgenommen. Die nicht benötigten Signale S7 und S8 legt der
ispLEVER Fitter automatisch auf je einen übrigen Pin. Die genaue Pinverschaltung findet
man im Schaltplan. Die elektrischen Eigenschaften der benutzten Pins wurden wie folgt
eingestellt:
Einstellung der I/O Typen: LVTTL
Einstellung der Pullup-Widerstände an diesen Pins:
Trig, ERR, ERRORDET = OFF
RST, S1..S6 = UP
clk, copy, Data, Load, Read, clk_S = HOLD
Einstellung der Slewrate: FAST
Signal Pin-Nr.
Trig 1
RST 3
copy 5
Load 7
Read 9
Data 11
ERRORDET 54
ERR 56
S6 58
S5 60
S4 68
S3 70
S2 72
S1 74
clk 77
clk_S 83
CPLD
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3.2.2.4 Portübersicht des CPLDs
In der obersten hierarchischen Ebene, TopView genannt, hat der CPLD acht Eingänge, neun
Ausgänge und einen bidirektionaler Port, was in folgender Grafik dargestellt wird (links:
Eingänge, rechts: Ausgänge; der Port Data ist bidirektional):
TOPVIEW
clk
clk_S
copy
ERRORDET
Load
Read
RST
Trig
Data
ERR
S1
S2
S3
S4
S5
S6
S7
S8
Abb. 3.5: Ports am CPLD
Diese Ports sind äußere Anschlüsse (Pins) des Bauteils. Sie haben folgende Funktionen:
Tabelle 3.4: Funktionen der Anschlüsse am CPLD
Eingänge:
- Trig:
Trigger
- clk:
Clock für Signalgenerator
- RST:
Reset des Bausteins
- clk_S:
Clock für Schieberegister
- Load:
Laden des Schieberegisters
- Read:
Auslesen des Schieberegisters
- copy:
Kopieren des Registers
- ERRORDET: Fehlermeldeeingang
Ausgänge:
- S1..4:
1.
Vollbrückensignalausgang
- S5..8:
2.
Vollbrückensignalausgang
- ERR:
Fehlermeldeausgang
bidirektionaler Port:
- Data:
Datenein-/Ausgang (1 bit)
>
< >
>
>
>
>
>
>
>
>
>
>
>
>
>
>
>
>
Ein
Aus
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Portvereinbarungen des Schieberegisters:
Tabelle 3.5: Ports des CPLD-Schieberegisters
Load copy Read
Funktion
1 - -
Register
laden
0 1 0
Registerinhalt intern
kopieren und aktivieren
0 0 1
Register weiterschieben
zum auslesen
0 1 1
Registerkopie
zurückkopieren
0 0 0
-
3.2.3 Software
3.2.3.1 Programmstrukturplan der CPU (Zielprozessor)
main
Init
shiftFrequ
measureTrigfast
measureTrigexact
getFrequ
getalpha
getbeta
getgamma
setupCPLD
shiftalphabetagamma
checkalphabetagamma
setupDDS
secondInterface
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IRQ_Ext_Int0
warn
secondInterface
shiftalphabetagamma
shiftFrequ
setupDDS
checkalphabetagamma
warn
warn
shiftalphabetagamma
IRQ_Timer1
measureTrigexact
measureTrigfast
shiftFrequ
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3.2.3.2 Liste der CPU-Programme
Tabelle 3.6: Programme der CPU
Name Kurzbeschreibung
main Hauptprogramm
Init Initialisierung
shiftFrequ
DDS Frequenz Bitvektor ins DDS-Register schieben
measureTrigfast
Länge einer Periodendauer des externen Triggersignals ausmessen
measureTrigexact
Dauer mehrerer Impulse des externen Triggersignals ausmessen
getFrequ
Frequenz einlesen vom Terminal
getalpha
alpha einlesen vom Terminal
getbeta
beta einlesen vom Terminal
getgamma
gamma einlesen vom Terminal
setupCPLD CPLD
initialisieren
shiftalphabetagamma
alpha, beta, gamma zum CPLD schieben
checkalphabetagamma alpha, beta, gamma im CPLD prüfen
setupDDS
Initialisierung des DDS-Bausteins mit den controlbits
secondInterface
Schnittstelle für übergeordneten Rechner betreiben
IRQ_Timer1
IRQ zum Starten der Triggersignalmessung
warn
Warnung im Fehlerfall ausgeben
IRQ_Ext_Int0
IRQ zum Melden von externem Fehler und Abschaltung
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Elektronik und Informationstechnik
R. Zavaczki
Diplomarbeit
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3.2.3.3 Flußdiagramme des CPU-Hauptprogramms
Start
Initialisierung I/O
Ports, Timer,
Counter, IRQs
Taster ein
2nd Interface
Setup CPLD
Ausgabe am
Terminal + LCD:
"Hallo",
"Frequenzumrichter
Setup"
Reset DDS
Frequenz einlesen
alpha, beta,
gamma einlesen
Frequenzbitvektor
in den DDS
schieben
alpha, beta,
gamma ins CPLD
schieben
IRQs deaktivieren
DDS starten
alpha, beta,
gamma im CPLD
kontrollieren
IRQs aktivieren
Fehler ?
Frequenzüberlaufs
bits deaktivieren
Fehlerbit
deaktivieren
IRQs deaktivieren
Fehler ?
Ausgabe am
Terminal: "Für
Änderungen Taste
drücken"
Ausgabe am LCD:
Frequenz, alpha,
beta, gamma
IRQs aktivieren
Fehler ?
auf
Tastatureingabe
warten
Fehler ?
Anzeige am
Terminal, welche
Taste für welche
Parameteränderung
zu drücken ist
Fehler ?
auf
Tastatureingabe
warten
Fehler ?
Tastatureingabe
auswerten
kurz warten
ja
ja
ja
ja
ja
ja
ja
Abb. 3.6: Ablauf des CPU-Hauptprogramms
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Taste: a
Taste: f
Taste: y
Taste: b
alpha, beta,
gamma im CPLD
kontrollieren
IRQs kurz
aktivieren, um
Fehlerfall
abzufangen
IRQs deaktivieren
alpha einlesen
alpha, beta,
gamma ins CPLD
schieben
nein
nein
nein
Beginn
Tastatureingabe
Auswertung
alpha, beta,
gamma im CPLD
kontrollieren
IRQs kurz
aktivieren, um
Fehlerfall
abzufangen
IRQs deaktivieren
beta einlesen
alpha, beta,
gamma ins CPLD
schieben
alpha, beta,
gamma im CPLD
kontrollieren
IRQs kurz
aktivieren, um
Fehlerfall
abzufangen
IRQs deaktivieren
gamma einlesen
alpha, beta,
gamma ins CPLD
schieben
IRQs kurz
aktivieren, um
Fehlerfall
abzufangen
IRQs deaktivieren
Frequenz einlesen
Frequenzbitvektor
in den DDS
schieben
Ende
Tastatureingabe
Auswertung
nein
Abb. 3.7: Ablauf der Tastaturauswertung im CPU-Hauptprogramm
3.2.3.4 VHDL-Programmstrukturplan des Lattice-Bausteins
Die Programmierung des Lattice-Bausteins erfolgt über einen Schaltplaneditor und
VHDL-Module. Der übergeordnete Schaltplan enthält folgende VHDL-Programme:
Schematic
Bitmuster
Shifter
Shutter
Grounded
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3.2.3.5 Liste der VHDL-Programme des Lattice-Bausteins
Tabelle 3.7: VHDL-Programme
Name Kurzbeschreibung
Bitmuster
Signalgenerierung mit Initialisierung (Auszustand)
Shifter
Schieberegister zum Ein- und Auslesen der Parameter
Shutter Abschalteinheit
Grounded
Signalpegel auf Masse legen
3.2.3.6 Übersicht der Programmblöcke im CPLD
Der CPLD enthält sieben Funktionsblöcke und Treiber an den Ein- und Ausgangsports:
I1
2
6
I119
FD14
D0
D1
D2
D3
Q0
Q1
Q2
Q3
I106
GR OU ND ED
grnd[15:8]
grnd[22:16]
grnd[7:0]
I57
I56
*
I36
SHIFTER
c lk
c opy
data
load
read
rst
c omp
Q[16:9]
Q[23:17]
Q[7:0]
Q[8]
I25
*
I61
*
I73
SHU TTER
ein[3:0]
ERR ORD ET[1]
aus [3:0]
I12
SHU TTER
ein[3:0]
ERR ORD ET[1]
aus [3:0]
I13
*
I14
*
I16
*
I15
*
I80
*
I74
*
I79
*
I75
*
I121
*
I11
*
I26
*
I27
*
I52
*
I50
*
I39
*
I76
BITMUSTER
alpha[6:0]
beta[7:0]
c lk
gamma[7:0]
rst
s ign
Trig
ERR
SGN [3:0]
I1
BITMUSTER
alpha[6:0]
beta[7:0]
c lk
gamma[7:0]
rst
s ign
Trig
ERR
SGN [3:0]
out[0]
S7
Trig
SN[0]
in[0]
out[1]
S5
SN[1]
in[1]
o
u
t[3
:0
]
c lk
S
N
[3
:0
]
out[2]
S6
SN[2]
in[2]
RST
SN[3]
in[3]
out[3]
S8
in[3:0]
grnd[22:16]
grnd[15:8]
grnd[7:0]
aus [0]
S1
Data
ERR ORD ET
aus [1]
S2
a
u
s
[3
:0
]
aus [2]
S3
c lk _S
aus [3]
S4
Load
SGN [3:0]
Q[23:17]
Q[16:9]
Read
Q[8]
c opy
Q[7:0]
ERR
Abb. 3.8: Programmblöcke im CPLD
Der Block ,,Shifter" dient zum Einlesen der Parameter , und . Die Blöcke ,,Bitmuster"
erzeugen die periodischen Signale für die Leistungsschalter des Frequenzumrichters, wobei
diese im Fehlerfall vom Shutter unterbrochen werden, um eine Zerstörung der
Leistungsschalter durch zu hohen Strom zu vermeiden. Am unten liegenden Block Bitmuster
ist die Vollbrücke angeschlossen, am oberen die Halbbrücke. Die Ausgänge S7 und S8
werden nicht genutzt. Die Vollbrücke wird über die Halbbrücke getriggert, die Halbbrücke
kann von einem externen Signal getriggert werden. Die Rückführung des Triggersignals von
der Halb- zur Vollbrücke dauert einen Takt. Deshalb sorgt ein D-Flipflop zur
Synchronisierung des Ausgangssignals zwischen Halb- und Vollbrücke. Die Eingänge der
Halbbrücke sind über den Block ,,Grounded" auf 0 eingestellt und können nicht geändert
werden.
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3.2.3.7 Das Flußdiagramm des Signalgeneratorprozesses im Block Bitmuster
Triggerfunktion
Beginn
, , dekodieren
rst /= 0 oder
PW = 0 oder
PW <=
pos. clk -
Flanke
Trig = 1
Trig /= 1
& trg <
+ 1
& trg > 0
trg <
+ 1
ja
PW berechnen
trg =
+ 1
ja
nein
Ende Periode
Ende
SGN 23
Anfang
SGN 23
Ende
SGN 01
Anfang
SGN 01
ja
Ende
ja
ja
ja
= 1
sign = 1
ja
ja
rst /= 0
ja
ja
ja
= 0
ja
ja
ja
trg = 0
= -
ERR = 1
trg ++
Init
trg = 0
count = 1
count ++
count ++
count ++
count ++
count ++
state B
state A
state A
state A
state B
state C
Init
ERR = 0
ERR = 1
Abb. 3.9: Signalgeneratorprozess
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Details
- Arbeit zitieren
- , 2005, Entwicklung der Steuereinheit eines einphasigen Frequenzumrichters, Hamburg, Bedey Media GmbH, https://www.diplom.de/document/225502
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