Untersuchung der elektrischen Eigenschaften von Trench-MOS-Leistungstransistoren

Im Bildausschnitt (Bild 3.3, rechts) dargestellte 3x4-Transistor-Matrix besteht aus den kleineren Transistoren (0,01 mm2), die eine unterschiedliche Ringanzahl (von 1 bis 6) in der Randstruktur haben. Mit der Veränderung der Anzahl der Feldringe wurde versucht, eine Abhängigkeit der Drain-Source-Durchbruchspannung festzustellen. Die gewonnenen Ergebnisse könnten für die Optimierung der Randstrukturen bei den größeren Transistoren (wie z.B. mit der Fläche von 56 mm2) verwendet werden. Die von Vogt [7] veröffentlichen Ergebnissen zeigen, dass mit einer aus vier Feldringe bestehende Randstruktur die Durchbruchspannung etwa um den Faktor 2,5 gegenüber einem ungeschützten pn-Übergang erhöht werden kann. Die Tabelle 3.1 anschaulicht die Variationen von Maskenlayout der 0,01 mm2Transistoren. 1 4 7 10 [...]

Die Kontakte von jeder Transistorzelle wurden zu einem gemeinsamen Sourceanschluss mit Hilfe der Metallisierungsebene zusammengeschaltet. Das gleiche Verfahren gilt für den gemeinsamen Gatekontakt, der sich in der Mitte des Chips befindet. Der Sourcekontakt des Bauelements, der den Gatekontakt umschließt, ist großflächig ausgeführt. Der Standardaufbau der Randstruktur des Trench-Transistors besteht aus vier Feldringen, die den Transistor umschließen. Die Abstände der Ringe vergrößern sich mit der steigenden Entfernung von dem Randgebiet des Transistors, die Breite der Ringe bleibt aber konstant. Die Feldringe werden nicht kontaktiert, sondern übernehmen das Potential in ihrer Umgebung. Bei dem Anlegen einer pnÜbergang in der Sperrrichtung dehnt sich die Raumladungszone in die Tiefe der Epitaxieschicht und an den Kanten des Transistors aus. Mit der Erhöhung des elektrischen Felds werden die benachbarten Feldringe, einer nach dem anderen, das elektrisches Potential übernehmen. Die Vergrößerung der Feldringanzahl ermöglicht die Durchbruchspannung des pn-Übergangs weiter zu erhöhen. Zu einer Untersuchung des Zusammenhangs von der Anzahl der Feldringen und der Spannungsfestigkeit wurden mehrere Transistoren in einer Teststruktur realisiert. Layout der Teststrukturen (Testinserts) Die Transistoren mit kleineren Abmessungen von 0,01 mm2 bis 20 mm2 wurden hauptsächlich für die Variation des Layoutdesigns des Bauelements konstruiert. Damit ist es möglich mehreren unterschiedlich strukturierten Bauelementen auf der Fläche eines Testinserts für die Testzwecke zu integrieren. Die Transistoren von einem Testinsert wurden mit nicht gleichem Design strukturiert. Der Unterschied liegt auch in der Variation der Einstellungen der Prozessparameter bei der Herstellung der Transistoren. Im Bild 3.3 ist ein Reticle mit den verschiedenen Teststrukturen abgebildet. Hier befinden sich die Transistoren mit der Oberfläche von 0,01 mm2 bis 20 mm2 sowie andere Teststrukturen. [...]

Die grauen Kästchen bezeichnen die Testinserts, die räumlich auf dem Wafer aufgeteilt sind. In einem Testinsert befinden sich die Transistoren, die eine unterschiedliche Flächengröße haben. Ein wesentlicher Unterschied im Design der Teststrukturen ist die Anzahl der Feldringe bei den Transistoren mit der Fläche von 0,01mm2. Mit der Variation der Anzahl von Feldringen ist es möglich, das Verhalten des elektrischen Feldes am Rand des Transistors zu beeinflussen und das Ausbreiten der Raumladungszone am Randabschluss zu minimieren. Es wurde auch eine Reihe von Variationen der Prozessparameter bei der untersuchten Charge durchgeführt. In den folgenden Abschnitten werden die Design- und die Prozessparameter näher dargestellt. 3.1.1 Designvariationen Zur Untersuchung der im Kapitel 2.4 genannten elektrischen Parameter des 40VTrench-MOS-Leistungstransistors standen 18 Wafer einer Charge mit einheitlichem Maskenlayout zur Verfügung. Neben den eigentlichen Leistungstransistoren mit der Oberfläche von 56mm2 sind auf den Wafer noch die Teststrukturen mit unterschiedlicher Fläche von 0,01mm2 bis 20 mm2 vorhanden. Layout der 56 mm2 Transistoren Weil es sich um vertikale Leistungstransistoren handelt, befindet sich der Drainanschluss an der Unterseite des Wafers und die anderen zwei Anschlüsse (Source- und Gate) auf der Transistoroberfläche (Bild 3.2). [...]