Entwicklung einer Methode zur Untersuchung der Zusammenhänge zwischen kritischen Designgrößen und Ausfällen bei der Produktion digitaler Logikchips

MA-Thesis / Master von Roland Zavaczki

Einleitung:

Design for Manufacturing (DfM) und Design for Test (DfT) sind der Schlüssel zur wirtschaftlichen Halbleiterproduktion der neuen Technologiegenerationen. Damit ein schnelles Ramp-up mit anschließend hoher Ausbeute erreicht werden kann, ist neben einer großen Robustheit gegenüber Fertigungstoleranzen zunehmend die rasche Identifizierung und Beseitigung der Ausfallursachen gefertigter Chips erforderlich.

In der Halbleiterindustrie werden Testergebnisse fehlerhafter Chips in bestimmte Kategorien unterteilt, um Design und Fertigung eine Rückmeldung über die Ausfallursachen zu geben. Fortschreitende Strukturverkleinerungen begünstigen allerdings zunehmend neue Fehlerursachen und haben daher durch längere Lernprozesse eine geringere Ausbeute während der Ramp-up-Phase zufolge. Um dieser Entwicklung standhalten zu können, ist ein engeres Zusammenwirken zwischen Design, Test und Fertigung unter besonderer Beachtung von DfM und DfT notwendig. Das Design muss eine hohe Ausbeute erlauben und der Chip muss effizient zu testen sein.

Damit man genauere Informationen über die Fehlerursache eines defekten Chips erhält, müssen die bisherigen Testmöglichkeiten z.B. um adaptives Testen erweitert werden. Fehlerhafte Netze können bereits durch die Scan-Diagnose lokalisiert werden. Durch die Diagnose sehr vieler Chips können statistische Häufungen von Fehlerorten gefunden werden, wodurch relevante Stichproben für eine physikalische Fehleranalyse selektiert werden können. Die Scan-Diagnose ermöglicht also eine detaillierte Analyse mit geringem Testaufwand.

Neben der Verbesserung der Testmöglichkeiten ist es von großer Bedeutung, bereits vor der Ramp-up-Phase eines neuen Produkts das Design in seiner erwarteten Ausbeute beurteilen zu können. Random-Yield-Modelle wie die Critical-Area-Analyse stellen bereits gute Prognosen, jedoch gibt es in der Realität oft Abweichungen von dieser Beurteilung.

Zur Untersuchung von möglichen Einflüssen auf die Ausbeute wird in dieser Masterarbeit eine neue Methodik entwickelt, durch welche der Zusammenhang zwischen Testausfällen, Critical-Area-Analyse und systematischen Fehlern besser erklärt werden kann. Es wird ein Software-Werkzeug entwickelt, welches die unterschiedlichen Formate aus Testergebnissen und Designdaten auf eine einheitliche Form bringen kann. Mit dem Werkzeug werden die Daten eines aktuellen Chips analysiert und auf deren Zusammenhang bewertet.

Nach einer kurzen Einführung in die Grundlagen der Scan-Diagnose, der Critical-Area-Analyse und systematischen Fehlern wird im Kapitel 3.1 die Problemstellung näher erläutert. Die darauf folgenden Abschnitte im Kapitel 3. dokumentieren den praktischen Teil dieser Masterarbeit. In Kapitel 3.2 wird die entwickelte Methode vorgestellt. Kapitel 3.3 beschreibt das entwickelte Software-Werkzeug, im Kapitel 3.4 wird die damit durchgeführte Analyse erklärt. Abschließend wird noch ein Ausblick auf weitere mögliche Vorgehensweisen gewährt.

Inhaltsverzeichnis:

Textprobe:

Kapitel 2.3, Random-Yield-Modell und Critical-Area-Analyse:

Die Ausbeute einer Schaltung wird häufig durch das Produkt von zwei Komponenten ausgedrückt, der "systematischen" (z.B. Designfehler) und der "zufälligen" Ausbeuteverluste. Das Random-Yield-Modell konzentriert sich auf die "zufällige" Komponente.

Die grundlegende Idee des Random-Yield-Modells ist, dass Defekte zufällig verteilt sind, z.B. wie Partikel, die auf einen Wafer fallen. Je nach deren Gröβe, Form, Leitfähigkeit usw. können sie elektrische Fehler verursachen, welche evtl. zum Ausfall des Schaltkreises führen.

Diese Defekte können beispielsweise aus Verunreinigungen der Luft des Reinraums auf den Wafer fallen, sie können aber auch prozessbedingt zustande kommen. Wird z.B. während eines Poliervorgangs zuviel Material von einer Stelle der Oberfläche des Wafers abgelöst, verursacht dies Defekte, und zwar in Form von Unterbrechungen. Fällt dieses abgelöste Material dann an einer anderen Stelle wieder herab, kann es dort Kurzschlüsse verursachen, wenn es leitend ist. Hier interessiert jedoch nicht die Fehlerursache, es geht vielmehr um die Tatsache, dass Defekte etwa zufällig verteilt auftreten.

Die Ausbeute hängt ab von der Empfindlichkeit des Layouts gegenüber Defekten; z.B. können innerhalb sehr dichter Strukturen leicht Kurzschlüsse entstehen oder schmale Leiterbahnen leicht unterbrochen werden. Diese Empfindlichkeit wird durch die Critical Area ausgedrückt. Außerdem hängt die Ausbeute ab von der Dichte und Größe der Defekte; diese Größen hängen von der Verunreinigung des Reinraums und dem Einfluss der Fertigungsprozesse auf den Wafer ab und sind daher spezifisch für die Fabrik. Sie können mittels Defect-Density-Test-Chips ermittelt werden.